吉林DDR3测试检查

每个 DDR 芯片独享 DQS，DM 信号；四片 DDR 芯片共享 RAS#，CAS#，CS#，WE#控制信号。·DDR 工作频率为 133MHz。·DDR 控制器选用 Xilinx 公司的 FPGA，型号为 XC2VP30_6FF1152C。得到这个设计需求之后，我们首先要进行器件选型，然后根据所选的器件，准备相关的设计资料。一般来讲，对于经过选型的器件，为了使用这个器件进行相关设计，需要有如下资料。

· 器件数据手册 Datasheet：这个是必须要有的。如果没有器件手册，是没有办法进行设计的（一般经过选型的器件，设计工程师一定会有数据手册）。 DDR3一致性测试是否适用于工作站和游戏电脑？吉林DDR3测试检查

DDR 规范解读

为了读者能够更好地理解 DDR 系统设计过程，以及将实际的设计需求和 DDR 规范中的主要性能指标相结合，我们以一个实际的设计分析实例来说明，如何在一个 DDR 系统设计中，解读并使用 DDR 规范中的参数，应用到实际的系统设计中。是某项目中，对 DDR 系统的功能模块细化框图。在这个系统中，对 DDR 的设计需求如下。

DDR 模块功能框图· 整个 DDR 功能模块由四个 512MB 的 DDR 芯片组成，选用 Micron 的 DDR 存储芯片 MT46V64M8BN-75。每个 DDR 芯片是 8 位数据宽度，构成 32 位宽的 2GBDDR 存储单元，地址空间为 Add<13..0>，分四个 Bank，寻址信号为 BA<1..0>。

吉林DDR3测试检查DDR3一致性测试是否对不同厂商的内存模块有效？

单击Next按钮，出现Setup Trace Check Wizard窗口，确保网络组的所有网络都被选中, 单击Finish按钮。

  单击Save File with Error Check保存文件，保存结束后，单击Start Simulation开始仿 真。仿真完成后，仿真结果包括Workflow中Results and Report的所有内容。如果在Setup Trace Check Parameters 的步骤 net selection 时选的是 check all signal nets 或者 check all enabled signal nets 模式，那么仿真结果只有 Net Impedance Summary 和 Net Co叩ling Summaryo

  单击Net Impedance Summary,出现阻抗总结表格，包括网络序号、网络名称、无参 考平面的走线数目、回流不连续的走线数目、过孔数目、比较大阻抗值、小阻抗值、主导阻 抗值、主导阻抗走线长度百分比、走线总长度、走线延时。

DDR3拓扑结构规划：Fly・by拓扑还是T拓扑

DDR1/2控制命令等信号，均采用T拓扑结构。到了 DDR3,由于信号速率提升，当负 载较多如多于4个负载时，T拓扑信号质量较差，因此DDR3的控制命令和时钟信号均釆用 F拓扑。下面是在某项目中通过前仿真比较2片负载和4片负载时，T拓扑和Fly-by拓 扑对信号质量的影响，仿真驱动芯片为Altera芯片，IBIS文件 为颗粒为Micron颗粒，IBIS模型文件为。

分别标示了两种拓扑下的仿真波形和眼图，可以看到2片负载 时，Fly-by拓扑对DDR3控制和命令信号的改善作用不是特别明显，因此在2片负载时很多 设计人员还是习惯使用T拓扑结构。 如何选择适用于DDR3一致性测试的工具？

DDR信号的DC和AC特性要求之后，不知道有什么发现没有?对于一般信号而言，DC和AC特性所要求(或限制)的就是信号的电平大小问题。但是在DDR中的AC特性规范中，我们可以注意一下，其Overshoot和Undershoot指向的位置，到底代表什么含义?有些读者可能已经发现，是没有办法从这个指示当中获得准确的电压值的。这是因为，在DDR中，信号的AC特性所要求的不再是具体的电压值，而是一个电源和时间的积分值。影面积所示的大小，而申压和时间的积分值，就是能量!因此，对于DDR信号而言，其AC特性中所要求的不再是具体的电压幅值大小，而是能量的大小!这一点是不同于任何一个其他信号体制的，而且能量信号这个特性，会延续在所有的DDRx系统当中，我们会在DDR2和DDR3的信号体制中，更加深刻地感觉到能量信号对于DDRx系统含义。当然，除了能量的累积不能超过AC规范外，比较大的电压值和小的电压值一样也不能超过极限，否则，无需能量累积，足够高的电压就可以一次击穿器件。DDR3一致性测试是否适用于超频内存模块？吉林DDR3测试检查

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DDRx接口信号的时序关系

DDR3的时序要求大体上和DDR2类似，作为源同步系统，主要有3组时序设计要求。 一组是DQ和DQS的等长关系，也就是数据和选通信号的时序；一组是CLK和ADDR/CMD/ CTRL的等长关系，也就是时钟和地址控制总线的关系；一组是CLK和DQS的关系， 也就是时钟和选通信号的关系。其中数据和选通信号的时序关系又分为读周期和写周期两个 方向的时序关系。

要注意各组时序的严格程度是不一样的，作为同组的数据和选通信号，需要非常严格的 等长关系。Intel或者一些大芯片厂家，对DQ组的等长关系经常在土25mil以内，在高速的 DDR3设计时，甚至会要求在±5mil以内。相对来说地址控制和时钟组的时序关系会相对宽松 一些，常见的可能有几百mil。同时要留意DQS和CLK的关系，在绝大多数的DDR设计里 是松散的时序关系，DDR3进行Fly-by设计后更是降低了 DQS和CLK之间的时序控制要求。 吉林DDR3测试检查